VHDL问题整理

Specify a legal end time

仿真的时候,设置输入信号时间,得到提示:Specify a legal end time
问题原因:仿真文件的总时间没有设置正确(过短)
解决方法: 菜单Edit->end time,把仿真的总时间调长就OK了。

-----

取余数

一般编程语言都是用‘%’来取余数的,而VHDL的取余符号是‘mod’。
用法示例 reminder := a mod b;

----

判断语句错误

Debug了半天,都显示编译错误,我感觉IF语句的嵌套都是正确的呀。
原来,VHDL的‘else if’是写成‘elsif’的,唉。
所以,判断语句应该这么写:
If
sth;
elsif
sth;
else
sth;
end if;